Cache中TLB的設計及優(yōu)化

第21卷第1期蘇州大學(xué)學(xué)報(自然科學(xué)版)Vol.21 No.12005年1月JOURNAL OF SUZHOU UNIVERSITY( NATURAL SCIENCE EDITION)Jan. 2005文章編號:000-2073( 2005 )01-0037-06 .Cache中TLB的設計及優(yōu)化孫宏薜駿凌青(東南大學(xué)國家專(zhuān)用集成電路系統工程技術(shù)研究中心江蘇南京210096)摘要當今微處理器的設計中為了加快虛擬地址向物理地址轉換的速度通常使用地址轉換后備緩沖器TLH translation lokaside buffer來(lái)加快地址轉化的速度.本論文基于逆向設計提出了一種可行的TLB結構，可完成地址轉換的功能并從硬件上支持了不同大小的頁(yè)表格式.此外通過(guò)引入DVS技術(shù)將TLB存儲單元中的漏電功耗減少90%以上.關(guān)鍵詞Cache TLB地址轉化功耗DVS中圖分類(lèi)號:TP368.1文獻標識碼:A .0引言TLB是一個(gè)用于頁(yè)表匹配的高速緩存1].TLB里保存了虛擬頁(yè)號及其對應的物理頁(yè)號虛擬地址的高位用于在TLB內進(jìn)行查找輸出相對應的物理頁(yè)號,與虛擬地址的低位(偏移量)--起組成物理地址輸出.TLB的使用能極大地加速虛擬地址向物理地址轉換的時(shí)間2].本文將給出實(shí)現TLB功能的存儲單元電路,判決及位長(cháng)變換電路,以及數據的輸出流向.完成TLB電路結構的設計后本文使用DVS技術(shù)對TLB的靜態(tài)功耗進(jìn)行優(yōu)化.隨著(zhù)工藝線(xiàn)寬的縮小,CMOS工藝中的靜態(tài)功耗將大幅提高使用DVS技術(shù)能大幅降低靜態(tài)功耗.而且由于供電壓降低動(dòng)態(tài)功耗也將得到大幅抑制本文僅研究靜態(tài)功耗).1 TLB 的電路設計本文所設計的TLB結構34如圖1所示CAM陣列保存用于比對的虛擬頁(yè)號,SRAM1保存頁(yè)長(cháng)為20位的大頁(yè)物理地址SRAM2保存頁(yè)長(cháng)為16位的小頁(yè)地址,當CAM陣列中的某個(gè)表項與進(jìn)行比對的虛擬頁(yè)號相同時(shí),該表項所對應的SRAM陣列輸出相應的物理頁(yè)號并發(fā)出命中信號.總體而言本次設計所完成的TLB將包含64個(gè)表項從硬件上支持16位或20位的頁(yè)面.中國煤化工MYHCNMHG收稿日期2004-09- 02基金項目國家自然科學(xué)基金資助項目( 60176018)作者簡(jiǎn)孫云( 1981 - )男江蘇太倉人東南大學(xué)無(wú)線(xiàn)電工程系畢業(yè)現在英國York大學(xué)從事容錯系統方面的研究.38蘇州大學(xué)學(xué)報(自然科學(xué)版)第21卷位線(xiàn)8-供電壓式tCAMSRAMISRAM2M6口17|陣列1上T7T⊥5?！?輸入驅動(dòng)輸入驅動(dòng) ][輸入驅動(dòng)匹配值夢(mèng)。ME45↑地址標簽命中讀/寫(xiě)數據亍圖1 TLB 的結構圖2 CAM 單元的結構1.1 存儲單元電路設計需要設計的存儲單元有CAMs和SRAM兩部分CAM陣列保存虛擬頁(yè)號與虛擬地址進(jìn)行比對其單元結構如圖2所示.當結點(diǎn)1的信號與結點(diǎn)4的內部信號進(jìn)行比對時(shí)先把匹配信號線(xiàn).上拉至高電平若信號相同則匹配信號線(xiàn)保持高電平若信號不同則下拉為低電平. CAM單元的優(yōu)點(diǎn)在于當把幾個(gè)不同單元的匹配信號相連就能進(jìn)行多位比較把不同單元的位線(xiàn)輸入信號相連能夠并行地進(jìn)行比對.本文中每--列CAM單元前4位的匹配信號線(xiàn)連在-起將其輸出為匹配信號1 ;后16位的匹配信號線(xiàn)連在一起將其輸出為匹配信號2其中匹配信號2將始終參與比對結果的輸出.而通過(guò)選擇匹配信號1的有效與否可以選擇用于比對的虛擬頁(yè)號是20位還是16位.SRAM陣列用來(lái)儲存物理頁(yè)號,當TLB命中時(shí)輸出其存儲的物理地址;當TLB未命中時(shí),0，SRAM中的某個(gè)表項需要與對應的CAM一起更新其中的內容.在本次設計中，對SRAM單元采用雙港口設計[6]對SRAM的讀/寫(xiě)由兩根字線(xiàn)分別控制.1.2 判決及位長(cháng)變換電路的實(shí)現位長(cháng)變換電路的實(shí)現是通過(guò)控制CAM單元中8葉士且6hond2 Lima匹配信號1的有效與否實(shí)現的,而判決電路就是能輸出信號表示CAM中匹配與否.$設計時(shí)需要注意的一個(gè)問(wèn)題是匹配信號線(xiàn)在電\比對前必須全部上拉為高電平,而此時(shí)不能將其用于判決,否則將會(huì )使SRAM中多根字線(xiàn)同時(shí)導通，bWa導致邏輯出錯.因此必須在CAM比對完后才能對↓SRAM中的字線(xiàn)進(jìn)行操作.根據以上要求所設計的判決及位長(cháng)變換電路中國煤化工換電路如圖3所示.圖3中的m、m2信號是CAM陣列給出的匹配信號其.JYHCNMH G表示不匹配;b 是位長(cháng)控制信號當b=1時(shí)m1信號無(wú)效，當b=0時(shí),m1信號有效a及a1、a2 信號是來(lái)自MMU(存儲器管理單元)的控制信號用于控制判決過(guò)程的正確進(jìn)行. Wa信號為SRAM中控制讀操作的字線(xiàn)命中信號( hit )是比對結果的輸半儔晨.第1期孫宏薛駿凌青Cache中TLB的設計及優(yōu)化39在TLB的64個(gè)表項中,每個(gè)表項的m\、m2及Wa信號均不相同而控制信號aa小\2、b信號則均連在-起,由MMU進(jìn)行控制;每個(gè)表項的f結點(diǎn)均連在一起整個(gè)TLB只有一個(gè)hit信號.在導出Cadence中如圖3所示電路的網(wǎng)表文件后,在 Hspice中對其進(jìn)行仿真獲得如圖4所示時(shí)序圖:VVQhit)ξV(m)10300~50t/ms圖4 TLB 時(shí)序仿真由圖4可見(jiàn)仿真結果完全符合設計電路時(shí)所作分析.hit 與m、m2、b滿(mǎn)足以下關(guān)系:hit=m;(b+m1 )1.3 TLB數據的輸出流向當處于小頁(yè)模式時(shí)虛擬地址中有20位參與比對傳輸門(mén)TG1、TG2關(guān)閉,TG3導通SRAM2的20位輸出輸入到寫(xiě)緩沖的高20位作為物理頁(yè)號而虛擬地址的低12位輸入到寫(xiě)緩沖的低12位,作為偏移量,兩者-起組成物理地址.當處于大頁(yè)模式時(shí),虛擬地址中僅有16 位參與比對傳輸門(mén)TG1、TG2導通,TG3關(guān)閉SRAM的16位輸出輸入到寫(xiě)緩沖的高16位作為物理頁(yè)號虛擬地址的[15:12通過(guò)TG1后與虛擬地址的低12位-起輸入到寫(xiě)緩沖的低16位,作為16位的偏移量.具體的數據流向如圖5所示.C虛擬地址16 151211430CAM TAG物理地址3寫(xiě)緩沖;?命中SRAMI16位t +F2]PAI5:01DATA[1S:0]SRAM2→3→“20位DATA[19:16]20位圖5 TLB 的數據中國煤化工MHCNMHG2性能優(yōu)化一 低功耗設計本文使禺DYS技術(shù)減少TLB的靜態(tài)功耗.DVS技術(shù)的核心思想是為每根Cache線(xiàn)設置兩個(gè)不同的供l0蘇州大學(xué)學(xué)報(自然科學(xué)版)第21卷電壓,一個(gè)為正常的供電壓，而另-個(gè)則作為睡眠電壓.在大部分時(shí)間內,Cache中大部分的表項處于睡眠狀態(tài)而當對Cache進(jìn)行讀寫(xiě)操作時(shí)再將供電壓.上拉為正常電壓(否則會(huì )破壞內部存儲的信號).本文將對CAM陣列和SRAM陣列分別進(jìn)行優(yōu)化.2.1 關(guān)于CAM陣列的優(yōu)化設計由于CAM單元在比對時(shí)并不與外部信號直接連接,因此在低電壓下進(jìn)行比對不會(huì )破壞單元存儲的內部信號所以可以直接降低CAM單元中導向器對的供電壓.由導向器結構可知當供電壓縮小到1.5Vr時(shí)仍可以保存所存儲的信息但是需要注意的是使匹配信號線(xiàn)降為低電平所需要的時(shí)間不能過(guò)長(cháng),否則將嚴重影響系統速度甚至造成功能錯誤.而匹配信號線(xiàn)在內容匹配的時(shí)候，他需要能保持高電平.根據一般嵌 入式Cache的特征假設其匹配信號線(xiàn)的正常供電壓為3.3V頻率為60MHz則我們所設置的睡眠電壓必須滿(mǎn)足:當所存儲的信息與外部信息不匹配時(shí)使匹配信號線(xiàn)上的電壓在15ns內下降至1. 5V以下方可視為合格.匹配信號線(xiàn)下拉的速度與實(shí)際電路中匹配信號線(xiàn)的寄生電容有關(guān)寄生電容越大下拉速度越慢而寄生電容越小則保持高電平的能力會(huì )降低.--般而言,匹配信號線(xiàn)上通常只有0.001pF數量級的寄生電容.為了增強電路的魯棒性確保電路在最壞情況下正常工作在仿真比對結果為不匹配考查匹配信號線(xiàn)下拉速度時(shí)使用的寄生電容定義為0.1pF而在仿真比對結果為匹配考查匹配信號線(xiàn)保持高電平能力時(shí)使用的寄生電容為0.001pF.仿真結果表明在睡眠電壓為0.6V的情況下電路性能依然良好.圖6為睡眠電壓為0.6V時(shí)的仿真結果.用于仿真的模型為圖2所示的CAM單元所使用的工藝庫是新加坡CharteredSemi-conductor Manufacturing的0.25um的工藝庫.由圖6可見(jiàn)當存儲的信息與外部比對的信息相同時(shí),匹配信號在20ns的時(shí)間內仍然保持了3.24V以上的高電壓不會(huì )造成邏輯錯誤.網(wǎng)0-113.3V3s.-0.2V4)-0.4V間331V7)3:2121620~t/as圖6在睡眠電壓為0. 6V中國煤化工由圖7可見(jiàn)當存儲的信息與外部比對信息不相同時(shí)內降到了1. 1V在6nsYHCNMHG的時(shí)間內降到了接近于0.對導向器對管進(jìn)行了優(yōu)化前后的靜態(tài)功耗測定在優(yōu)化前使用3.3V的供電壓時(shí)漏電功耗為2.19x10- "w.在使用優(yōu)化后將供電壓降低到1.1V后漏電功耗為7.25x 10 - 13w.可見(jiàn)優(yōu)化后的漏電功耗僅為優(yōu)化前的乃方數據第1期孫宏薛駿凌青Cache中TLB的設計及優(yōu)化t113.373.3--6.7V(2)V間ξ -0.2V4)-0.41V(5)V6)V7)2410~1214t/ns圖7 在睡眠電壓為0. 6V下的性能(未命中)2.2關(guān)于SRAM陣列的優(yōu)化設計由于僅當表項匹配或者需要寫(xiě)入新內容時(shí)SRAM陣列才打開(kāi)NMOS管,與外部發(fā)生電源線(xiàn)聯(lián)系其余時(shí)間NMOS管均關(guān)斷.因此,可以考J正常電壓-門(mén)慮在平時(shí)將SRAM單元的內部供電壓置為睡眠7休眠電壓工 5SRAM廠(chǎng)七丁狀態(tài)而僅當表項匹配,需要將存儲的信息讀出或者需要更新表項內容將信息寫(xiě)入SRAM休眠倌號Wb單元時(shí)才將內部供電壓上拉至正常模式并且W保持在此高電平模式.每隔若干個(gè)時(shí)鐘周期一般為2000周期)將所有的SRAM的供電壓均圖8雙港口SRAM使用的DVS電路置為睡眠狀態(tài).這樣,根據程序的局部性原理,在大部分時(shí)間內只有少數表項工作在正常狀態(tài),而大多數表項則在大部分時(shí)間內工作在睡眠狀態(tài).在本次設計中考慮使用字線(xiàn)Wa和字線(xiàn)Wb對SRAM的供電壓進(jìn)行選擇.當比對匹配,需要讀出信息或者是字線(xiàn)Wb為高電平需要寫(xiě)入信息時(shí)才將SRAM的供電壓置為正常模式,否則就將其置為睡眠狀態(tài).為實(shí)現.上述功能所作電路圖如圖8及圖9所示.設置休眠T]休眠信號0]休眠信號1 .....i 休眠信號63中國煤化工MH.CNMHGWb0-4[ Wa0H [Wb1-+”Wa1- PWb63-- [Wa63Hh古↓圖9控制電路42蘇州大學(xué)學(xué)報(自然科學(xué)版)第21卷在如圖8所示DVS電路中當休眠信號為高電平時(shí)通過(guò)組合電路將把休眠電壓傳送給SRAM的電源線(xiàn)，處于低功耗狀態(tài)當休眠信號為低電平時(shí),該電路把正常電壓傳給SRAM的電源線(xiàn),SRAM將處于正常工作模式.該休眠信號為邊沿觸發(fā).當處于低功耗狀態(tài)時(shí)字線(xiàn)將無(wú)法選通,以防止低功耗時(shí)字線(xiàn)選通后對內部邏輯的破壞.由于喚醒電路是Wa與Wb的或邏輯,因此將喚醒電路的控制電路設計成如圖9所示當輸入Wa或Wb為高電平時(shí)將把輸出休眠信號下拉至0.在如圖9所示的控制電路中當設置休眠信號為低電平時(shí)其控制的N管關(guān)斷，從而使Wa、Wb信號無(wú)效防止短路淇控制的P管導通將每個(gè)表項的休眠信號均置為高電平,從而使每個(gè)表項均進(jìn)入低功耗的睡眠狀態(tài).當設置休眠信號為高電平時(shí)其控制的P管關(guān)斷,N管導通每個(gè)表項的休眠信號均由該表項的Wa、Wb信號控制根據Wa和Wb的值決定是繼續保持睡眠狀態(tài)還是將其轉到正常工作模式.在睡眠電壓的設置方面,--般把睡眠電壓設置成1.5VT即可.由于程序的局部性原理在大部分時(shí)間內大部分表項將處于睡眠狀態(tài),因此可以預測DVS技術(shù)在SRAM中的運用也將取得良好的優(yōu)化效果.3總結及展望TLB在地址轉換過(guò)程中發(fā)揮著(zhù)極其重要的作用本次設計給出了實(shí)現TLB的電路結構驗證了其結果的正確性.在下一步的設計當中，可以考慮進(jìn)一步考查T(mén)LB與MMU的關(guān)系通過(guò)TLB內部的硬件結構實(shí)現邏輯功能進(jìn)-步加快地址轉換速度.本次設計中對漏電功耗的優(yōu)化將漏電功耗降低到一個(gè)很低的比例事實(shí)上源電壓的降低對動(dòng)態(tài)功耗也有很大的抑制在今后的工作中也可以對這方面進(jìn)行深入考查.參考文獻:[1] William Sallings.,計算機組織與結構一性 能設訊[ M]北京電子工業(yè)出版社2001.[2]孟靜. 操作系統教程-原理和實(shí)例分析M]北京高等教育出版社, 2001.[3] RABAEY J M.數字集成電路設計透視M]北京清華大學(xué)出版社, 1998.[4] FURBER S. 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