設計質(zhì)量及其對設計收斂的影響

技術(shù)縱橫TECHNICAL FEATURE設計質(zhì)量及其對設計收斂的影響在設計早期采取步驟保證質(zhì)量，可以加快收斂，避免做出失敗的硅片。作者: Piyush Sancheti, Atrenta公司;Sanjay Churiwala, Atrenta公司;Rob Knoth, Magma Design Automation公司關(guān)鍵字: RFL設計收斂、網(wǎng)表分析oC (系統單芯片)設計的成本持續飛漲，-個(gè)典型SoC設計開(kāi)始于- 一個(gè)RTL (寄存器傳輸市場(chǎng)窗口不斷縮減，而設計的復雜性卻-直級) 描述，它表述了用戶(hù)的意圖，以及一 -組驅動(dòng)實(shí)現的S以指數級增長(cháng)。這些挑戰只是SoC設計者要設計約束。 設計團隊首先要驗證RTL.通過(guò)仿真與形式面對的問(wèn)題之一。 為防u止:出現大的麻煩，驗證，查看功能意圖的正確性。然后，設計就進(jìn)入了一設計者必須確保SoC實(shí)現設計收斂，包括滿(mǎn)足某些重要系列實(shí)現步驟， 包括綜合與布局布線(xiàn)，最終生成一.個(gè)日標，如性能、功耗與面積。然而，設計收斂的目標通GDSII (圖形設計系統11)布局，用干硅片的制造。新設常會(huì )互相沖突。設計者必須不斷在各個(gè)因素之間作出折計以及 相關(guān)約束的質(zhì)量對設計者獲得收斂的能力有很大中，確保設計處于最終用戶(hù)應用的需求范圍內。影響。不過(guò)，您可以在RTL開(kāi)始時(shí)以及整個(gè)實(shí)現過(guò)程中采用一系列設計質(zhì)量量度，即在一個(gè)RTL至GD5II實(shí)現流mL LDBRAMCONSTRANIS的一體化五個(gè)階段中，關(guān)注些質(zhì)量標準，從而減少這EPESINMEDSATL OLALTYT |個(gè)過(guò)程的困難(圖1) 。這個(gè)概念還可以擴展到實(shí)現的RTLIMPORT其它階段，或將其用于其它流程，包括綜合前的RTL質(zhì).CLOCKGATING量:綜合后、掃描后的網(wǎng)表質(zhì)量:時(shí)序后的網(wǎng)表質(zhì)最:●MACROCELL MAPPING布局后的網(wǎng)表質(zhì)量:或布線(xiàn)后的網(wǎng)表質(zhì)量等。SYNTHESISOPTIMIZATONSCAN NSERTIONDFT ANALYSIS綜合前RTL質(zhì)量業(yè)POATSCANIMETLISTOUUIYO先天不良的SoC設計通常無(wú)法獲得收斂。設計在POOTEMNORELATOULTYRTL階段的質(zhì)量標準對設計成功收斂與可用硅片起著(zhù)決IOPANINGESS定性的作用。- .且完成了設計的綜合，就要在很大程度CaCPCEMENTRACECOOXKTREE SYTMESS上凍結設計意圖，因此限制了修正RTL中內在設計質(zhì)量ROUTEFIXHOLD問(wèn)題的靈活性。SHOPRVENROUTING: METALSLOTANDFLL中國煤化工最終市場(chǎng)，以平攤昂FINALCHIPASSEMBELY貴的HC NMH G個(gè)變型，通過(guò)更新與.升級存活多代。這種情況尤多見(jiàn)于消費電子與汽車(chē)芯片中，制造商80%以上的設計實(shí)現是采用重用方法。未來(lái)圖1，一個(gè)典型的SoC實(shí)現流程應包含質(zhì)量步驟。幾代的設計叮以重用為現有設計創(chuàng )建的RTL,因此上市，52 I EONRH術(shù)2010.10www.EDNChina.com技術(shù)縱橫TECHNICAL FEATURE壽命就要長(cháng)F現有設計。另外。還必須考慮商用第三方多種類(lèi)型。 從多觸發(fā)器同步器到-一些更奇異的方法， 如IP (智能產(chǎn)權)，如處理器。數字信號處理塊，以及總帶握 手的FIFO (先人先出)級沖器。重要的是防止數據線(xiàn)結構，還有接口IP，包括以太網(wǎng)、USB (通用串行總損失以及同步后信號的再會(huì )聚，以確?？煽康男阅?。必線(xiàn))，以及PCI (外設部件互連)，SoC團隊通常將此IP須將 那些已置為無(wú)效的復位與時(shí)鐘域作同步,即使它們用在RTL中。是異步的。鑒于上述原因，必須確保進(jìn)人綜合的RTL與約束的不僅應確保同步器正確放在了交叉位置，而且還質(zhì)量。設計團隊一般采用仿真與形式驗證，專(zhuān)注于功能要確保正確地實(shí)現了協(xié)議。例如，FIFO不應有上溢的正確性，但在實(shí)現的可行性以及RTL整體質(zhì)量方面下(overflow)或下溢(underflow) ，并且必須在-個(gè)握一些功夫，也可能對加快設計收斂大有幫助。設計團隊手機制中的請求與響應之間，實(shí)現正確的順序。功能仿可以通過(guò)對RTL與設計約束的一系列分析， 實(shí)現這種質(zhì)真 也許并不能檢測出時(shí)鐘域的交又問(wèn)題.除非驗證工程量標準。師能為每種交叉創(chuàng )建專(zhuān)門(mén)的測試平臺情景，這對有數干個(gè)此類(lèi)交叉的設計來(lái)說(shuō)是一-個(gè)令人生畏的工作。必須采結構與連接的完整性用結構分析與形式驗證技術(shù)，對時(shí)鐘域交叉作詳盡的分RTL linting 可以清除語(yǔ)法與語(yǔ)義問(wèn)題，確保與代碼析與驗證。標準的符合性。不過(guò)，RTL設計者應在此早期階段設法處理那些更嚴重的結構與連接問(wèn)題。如果這些問(wèn)題留降低功耗置，則可能會(huì )在以后帶米更加嚴重的設計收斂問(wèn)題。功耗已經(jīng)成為設計收斂的前沿問(wèn)題，原因有多種，這些問(wèn)題的例子包括電池壽命、散熱成本、可靠性，以及能源效率等。包括觸發(fā)器之間研究表明，一個(gè)設計功耗的80%以上決定因素在進(jìn)入綜過(guò)高的邏輯電平合的時(shí)間就出現了。因此，必須在設計流的早期解決電(圖2)、組合源管理問(wèn)題， 可以采用結構技術(shù)，如多電壓域、多電源圖2.觸發(fā)器之間的過(guò)多邏輯可能引循環(huán)、非有意鎖域以及動(dòng)態(tài)電壓頻率縮放， 還有RTL技術(shù)，如時(shí)鐘與數發(fā)時(shí)序收斂問(wèn)題。存、順序塊的阻 據門(mén)控。設計者必須在開(kāi)始時(shí)評估設計的功耗，并根據塞分配、循環(huán)終設計的功率目標，有選擇地采用這些技術(shù)。止條件中的變量或非常量、微感列表中的異步復位丟電壓與電源域為設計收斂增加了新的挑戰。在電壓失、沒(méi)有三態(tài)的多重驅動(dòng)網(wǎng)表、尤驅動(dòng)網(wǎng)表與端口，以城中， 關(guān)鍵是當信號從一-種電壓城跨越到另一個(gè)電壓域及一個(gè)賦值的左右側不匹配等。盡管你可以在綜合階段時(shí)，要插人電平轉換器。同樣，對F那些在不使用時(shí)可或實(shí)現的后段來(lái)檢查和改正- - 些或全部問(wèn)題，但如能在能關(guān)斷的電源域，必須放置隔離單元，以確保無(wú)供電的任何工作進(jìn)入實(shí)現以前作修改，效率會(huì )更高。輸出不會(huì )懸空。這些懸空信號可能導致功能錯誤，或對地的高泄漏路徑。另外，還必須保證隔離單元的使能邏時(shí)鐘與復位輯處于永遠供電的域.個(gè)典型的SoC都中。有些設計者是在會(huì )包含不同來(lái)源的異質(zhì)ownULRTL中插入電平轉換IP。于是，一只芯片上器與隔離邏輯，還有∞CxB-異步時(shí)鐘域的數量就急一些設計者是在CPF劇增加。一只芯片可能wGa: IEA (公共電源 格式)有20個(gè)以上的時(shí)鐘域?；騏PF (統- -電源格必須確保這些時(shí)鐘與復.E式)中獲取電源意位的正確設計。當數據CAOCLA-中國煤化工圖，再通過(guò)下游的實(shí)信號要跨越異步時(shí)鐘域TY HCNMHG現工具作自動(dòng)插入。時(shí)，必須對它們作同無(wú)論是哪種情況，設步，以防止出現亞穩態(tài)圖3，在時(shí)鐘域交叉處可能出現亞穩態(tài)問(wèn)題(a),設計者一般采用其計者都必須確保在每(圖3)。時(shí)鐘同步器有它方 案解決這個(gè)問(wèn)題(b)。個(gè)這類(lèi)交叉處都放置54萬(wàn)鼇櫸術(shù)2010.10www.EDNChina.com技術(shù)縱橫TECHNICAL FEATURE了電平轉換器與隔離邏輯單元。組合邏輯轉換所帶來(lái)的能源浪費。計中的某些部分仍可能不可觀(guān)測和謹慎使用情況下，時(shí)鐘門(mén)控可列如， - -個(gè)N位乘法器輸人數據位的不可控制，可能要插入額外的測試以是一種有效的降低功耗技術(shù)。大到達時(shí)間是有區別的，適合作為數點(diǎn)。對RTL的測試覆蓋分析可能有助多數綜合工具可以自動(dòng)在RTL中的據門(mén)控的候選者。即使結果一-直沒(méi)于確定在哪里布放額外測試點(diǎn)，以使能時(shí)鐘上插入門(mén)控。不過(guò)，并非有被使用，乘法器也不斷做乘法，及它們對測試覆蓋的最終影響。例所有時(shí)鐘門(mén)都能節電，尤其當寄存直到兩個(gè)數據輸人的所有位均已到如，在一個(gè)設計中，增加12個(gè)測試器(如觸發(fā)器)幾乎總處于使能狀達。對于這種數據路徑密集型設計點(diǎn)可將測試覆蓋從不到94%增加到態(tài)，或者設計中只有少量門(mén)控寄存( 數字信號處理中經(jīng)常采用) .數98%以上(圖5)。如果你完全理解器時(shí)。這些情況下，增加門(mén)控邏輯據門(mén)控可能是一種有效的技0.99消耗的能量要大于時(shí)鐘門(mén)控所節省術(shù)。0.98的能量。過(guò)多的時(shí)鐘門(mén)控可能導致0.97時(shí)序收斂問(wèn)題，以及布線(xiàn)擁塞。應可測試的設計COVERAGE 0.96 FTEST有選擇地將時(shí)鐘門(mén)控用于對電源影設計對于固定型0.95響最大的地方。(stuck-at )故障模式和全速094對時(shí)鐘門(mén)控的RTL分析也有多(al-speed)故障模式都必須15方面的輔助作用。在RTL中，可以有高度的測試覆蓋， 尤其是NO. of TEST POINTS辨別出全局時(shí)鐘門(mén)控信號，它可以對消費電子產(chǎn)品，它必須快圖5.少量額外測試點(diǎn)可以大增加測試覆蓋。門(mén)控整個(gè)設計或大型寄存器塊的時(shí)速地實(shí)現幾無(wú)缺陷的量產(chǎn)硅片。過(guò)了設計意圖，則在實(shí)現的后期階段鐘。對RTL的檢查還可以對明確的時(shí)去，設計團隊是在綜合或更晚階段為RTL增加測試點(diǎn)更加簡(jiǎn)單。鐘使能作出分析和排定優(yōu)先次序。作掃描鏈的拼接(stich) ，以及測在深亞微米設計中(90 nm及RTL設計者可根據其節能潛力，定義試覆蓋，然后使用ATPG (自動(dòng)測試以下節點(diǎn))，設計者擔心的是在普這些使能，幫助減少那些節能成效類(lèi)型生成) 工具，評估測試覆蓋。通時(shí)鐘速度下可能出現的轉換故很低或無(wú)功的使能。電源管理設計不過(guò)，在RTL上可以探測與校正大多障。stuck-al故障測試- -般使用慢的者還可以發(fā)現RTL設計者可能忽略的數可測試性問(wèn)題，這樣設計最終將測試時(shí)鐘， 它檢測不到轉換故障。那些新的或隱含的時(shí)鐘門(mén)控機會(huì )。能滿(mǎn)足測試覆蓋的目標。設計者必須在系統時(shí)鐘是測試時(shí)鐘另外，電源管理專(zhuān)家還可以針對智例如，獲得高stuck-al故障覆蓋的數倍時(shí)做at-speed測試。這個(gè)步驟能[ ]控時(shí)鐘綜合的實(shí)現，提出一些的關(guān)鍵是， 確保設計在掃描模式下為時(shí)序收斂更增加了一層復雜性。指導意見(jiàn)。的完全可控與可觀(guān)測。然而，RTL中al-speed測試也會(huì ) 帶來(lái)功能收斂的挑RTL設計者有各種時(shí)鐘門(mén)控機的高stuck-at故障 覆蓋會(huì )遇到很多障戰，如當多個(gè)異步時(shí)鐘域共享同.會(huì )(圖4)。電源設計者可以做類(lèi)似礙， 包括那些看不到輸入以及輸出個(gè)測試時(shí)鐘時(shí)所出現的問(wèn)題，它可不可控的不可掃描觸發(fā)器。內部生能影響al-speed的測試覆蓋。 因此，COCXGAING Q.0o GATNG成控制信號的設i計是出現這種情況關(guān)鍵是評估RTL的at-speed測試覆EWBREA二曲caoOkGUING的最常見(jiàn)原因，如時(shí)鐘或異步設置蓋，修正那些潛在的功能與時(shí)序收/清除。不透明的鎖存是另一重要原斂問(wèn)題。.Dh因，因為觀(guān)測不到它們的輸人，并DFT (可測試性設計)為IP重且.其輸出也是不可控的。大型存儲用帶來(lái)了獨特的挑戰。在前-一個(gè)設器與模擬、混合信號塊都有同樣的計中滿(mǎn)足測試覆蓋日標的IP，對當圖4.有著(zhù)多種時(shí)鐘門(mén)控機會(huì )。麻煩，即無(wú)法觀(guān)測輸入，輸出不可。前設計卻可能失敗。 例如，如果IP的分析，以判別數據門(mén)控的機會(huì )，控。三態(tài)的使能端是不能中國煤化工:當前設計中被固定這時(shí)是- .連串組合邏輯驅動(dòng)一個(gè)使另外，組合的反饋回路tYHCNMHG的某些部分就可能能寄存器。如將施加給端子寄存測試性， 而在獲取模式下的測試模成為不可控的。 這個(gè)問(wèn)題會(huì )影響SoC器的同一個(gè)使能用于組合邏輯的門(mén)式值也會(huì )限制可控性。的測試覆蓋。因此，在塊/IP級 和控，可以消除當寄存器被禁用時(shí)，即使有RTL設計者的努力，設SoC級 都必須做測試覆蓋的分析。56 i EDN軒嫩t技術(shù) 2010.10www .EDNChina.comTECHNICAL FEATURE技術(shù)縱橫表1，對時(shí)序收斂的影響設計I虛假路徑數最差消極松弛I總消極松弛 機會(huì )數Block 1」無(wú)-5.462-16.37118426有額外的虛假路徑595-4.073-13.829119162影響-24.4%-15.5%[ 0.6% .Block2無(wú)-6.019-11.52277064圖8，當在網(wǎng)表級組裝IP時(shí)，最好對[ 有額外的虛假路徑 1242-2.227-6.3977166[影響-63%-44.5%0.1%用戶(hù)定義節點(diǎn)之間做連接性檢查?？捎^(guān)測的。通過(guò)在Pin A與Pin B.之間候選者，進(jìn)行形式驗證:如果它確遲 與轉換的時(shí)間。此時(shí)，還必須刷建立一條路徑，就可以確保Pin A也定是虛假的或多路徑的，則應將其新 和驗證對兩個(gè)關(guān)鍵區域的設計約是可觀(guān)測的。加到用于靜態(tài)時(shí)序分析的時(shí)序例外束。 首先，使用僅對設計初始輸入表中?？紤]對一個(gè)多媒體設計中兩的轉 換時(shí)間代替每個(gè)觸發(fā)器的假設個(gè)時(shí)序關(guān)鍵塊的時(shí)序分析結果(表轉換時(shí)間。 其次，將時(shí)鐘延遲設為時(shí)序后網(wǎng)表在時(shí)序后階段，必須確保設1)。當從開(kāi)始未能滿(mǎn)足時(shí)序的路徑傳播， 而不是設為一個(gè)用戶(hù)定義的計滿(mǎn)足時(shí)序要求，并從靜態(tài)時(shí)序分中找到額外的時(shí)序例外時(shí)，就大大網(wǎng)絡(luò )延遲。析開(kāi)始探索時(shí)序違反問(wèn)題。這是另改進(jìn) 了時(shí)序結果。而對門(mén)數量以及-個(gè)關(guān)鍵階段。如果設計的約束過(guò)面積的影響最小。布線(xiàn)后網(wǎng)表的分析多，或有不正確的約束，則其時(shí)序布線(xiàn)后網(wǎng)表分析是設計實(shí)現的收斂可能成為一- 個(gè)挑戰。其它問(wèn)題布局后網(wǎng)表的分析最后階段，設計團隊仍要在這里花費的根源可能是結構性缺陷，如組合在布局后分析階段，設計已進(jìn)大量時(shí)間和精力，實(shí)現時(shí)序、信號完循環(huán)、過(guò)高邏輯電平，或者塊與IP入了物理實(shí)現，做了物理綜合、布局整性、 可制造性、 電源完整性，以及存在著(zhù)無(wú)寄存器輸出，所有這些都以及時(shí)鐘樹(shù)綜合。應該對現已完全布- 系列物理效能。假設你遵循了較早應在設計的較早期檢測到。局好的網(wǎng)表再作質(zhì)量檢查?，F在，你階段的質(zhì)量標準， 設計與約束均應有時(shí)序例外可劃分兩大類(lèi):虛假對電源、面積.時(shí)序與測試覆蓋有了不錯的高質(zhì)量，應專(zhuān)注于這些物理效路徑以及多周期路徑。兩個(gè)寄存器之一個(gè)更準確的評估，可以將這個(gè)評估能。另外，還應將大部分精力放在布間的虛假路徑是指在設計中不能感知與RTL獲得的評估結果作比較，以確局 與物理驗證、處理工藝的變動(dòng)以及的路徑，或與時(shí)序收斂無(wú)關(guān)的路徑。定出可能有背離的那些塊。其它制造問(wèn)題E.這個(gè)階段還將涉及另一方面，多周期路徑可能要花多個(gè)在這個(gè)階段還可以做更多的網(wǎng)對功率, 時(shí)序、可測試性以及片芯尺時(shí)鐘周期才能完成。除非在設計約束表質(zhì)量檢查，如懸浮腳或網(wǎng)絡(luò ):接寸的最終簽核: 因此，最好重復早期中認出了虛假路徑與多周期路徑，否至常量上的時(shí)鐘、片選、使能或復階段的質(zhì)量標準，將其作為最終簽核則靜態(tài)時(shí)序分析工具可確保所有路徑位腳:未使用的或禁用的單元:網(wǎng)的一部分。均為合適且單周期。表中無(wú)驅動(dòng)或多重驅動(dòng)的網(wǎng)絡(luò ):過(guò)簡(jiǎn)言之，一個(gè)設計及其相關(guān)一個(gè)不正確的時(shí)序例外可能載單元:無(wú)負載單元:浪費的面積約束的質(zhì)量對設計收斂有很大的導致硅片中的一個(gè)關(guān)鍵性的時(shí)序故和電源:連接到特定網(wǎng)絡(luò )的管腳，影響。不過(guò)，你可以通過(guò)一系列障。另一方面，每個(gè)無(wú)法識別的時(shí)如三態(tài)、時(shí)鐘與復位:多于最大元質(zhì)量標準， 提高設計收斂的機序例外都是多余的，會(huì )造成時(shí)序收件數的掃描鏈網(wǎng)絡(luò ):以及高泄漏路會(huì )。另外，重要的是在設計的早斂預算的浪費。因此，尋找正確的徑或蛇行路徑。另外還應檢查那些期階段采用這些大 多數標準，尤時(shí)序例外是一種精密的折中工作。連接到相同網(wǎng)絡(luò )的管腳是否有相同其是在RTL 上，此時(shí)能最好地理至少必須對使用的所有時(shí)序例外作的連接類(lèi)。解用戶(hù)的意圖。對于設計質(zhì)量來(lái)形式驗證，確保它們的有效性。另在時(shí)鐘樹(shù)綜合以及中國煤化工流程中的后期，對一個(gè)可能加快時(shí)序收斂的步驟是尋定以前，應在設計約束YHCNMHG響越小。如果從一找更多的時(shí)序例外，尤其是那些違定時(shí)鐘延遲與時(shí)鐘轉換速率的值。開(kāi)始就獲得了設計目標與質(zhì)量目反時(shí)序的路徑。應將每個(gè)這種路徑不過(guò)，假設是在這個(gè)設計階段插入標， 那么在實(shí)現期間只需要堅持作為可能的虛假路徑或多周期路徑時(shí)鐘樹(shù)，則現在正是計算和施加延到底就行了。 EDNwww.EDNChina.com2010.10 EDN好技術(shù)| 59