FPGA設計的優(yōu)化方法

兵工自動(dòng)化測控技術(shù).O. I. Automation2005年第24卷第5期Measurement and Control Technique2005, Vol. 24, No. 5文章編號: 1006- 1576 (2005) 05-0102 -01FPGA設計的優(yōu)化方法彭鄉琳，唐建(中國兵器工業(yè)第58研究所軍品部，四川綿陽(yáng)621000)摘要:優(yōu)化FPGA設計，須對工作速度與使用面積綜合評價(jià)，并在二者中找到平衡點(diǎn)。速度優(yōu)化通過(guò)流水線(xiàn)設計、寄存器配平或關(guān)鍵路徑實(shí)現。面積優(yōu)化通過(guò)資源共享技術(shù)實(shí)現，并使用同步電路提高設計可靠性。關(guān)鍵詞: FPGA: 速度優(yōu)化;面積優(yōu)化;可靠性中圖分類(lèi)號: TP273.1文獻標識碼: AOptimization Method of FPGA DesignPENG Xiang-lin, TANG Jian(Dept. of Armament Products, No.58 Research Institute of China Ordnance Industry, Mianyang 621000, China)Abstract: In order to optimize the FPGA design, firstly, the work speed and usable floor space is estimated, and thebalance spot between them was found. The work speed is optimized through the pipelining design, register matching or keypath. The usable floor space is optimized by source sharing technique, and the reliability of design is improved by usingsynchronic circuit.Keywords: FPGA; Speed optimize; Area optimize; Reliability1引言塊延時(shí)大致相等的組合邏輯塊，并在這兩個(gè)邏輯塊FPGA具有設計靈活、性能高、速度快、成本中插入了觸發(fā)器，雖會(huì )增加等待時(shí)間，但可以提高低廉等優(yōu)勢。隨著(zhù)設計復雜度、規模越來(lái)越大，設電路工作頻率，減少邏輯級。雖然引入附加寄存器計優(yōu)化越來(lái)越重要，故就FPGA優(yōu)化以探討。增加了功耗，但能減少毛剌如圖1。NPUT(組合邏輯)OUTIPUT2 FPGA原理目前，FPGA多采用自項而下設計方法，其核INPUT組合邏勢 _8RL 組合邏步OUTPUT心是采用HDL語(yǔ)言進(jìn)行功能描述，由邏輯綜合把CLRN行為(功能)描述轉換成某一特定FPGA/EPLD的時(shí)鐘工藝網(wǎng)表，送到廠(chǎng)商的布局布線(xiàn)器完成物理實(shí)現。圖1分割組合邏輯設計過(guò)程的每一環(huán)節，仿真器功能驗證和門(mén)級仿真.(2)寄存器配平技術(shù)保證設計功能和時(shí)序的正確性。其設計綜合流.寄存器配平是通過(guò)配平寄存器之間的組合延程步驟為:①編寫(xiě)HDL源代碼;②編譯成RTL時(shí)邏輯塊實(shí)現速度優(yōu)化如圖2。結構:③邏輯優(yōu)化:④映射至- -種特定芯片:⑤時(shí)序優(yōu)化;⑥布局;⑦布線(xiàn)。data紐合理橋)- _gRsp幽ou3 FPGA設計CLK在FPGA設計中，更快工作速度與更小使用面data-_8電金理輯)積是一對矛盾，要求設計者在設計中對二者進(jìn)行綜| CLRN合評價(jià)，找出平衡點(diǎn)。CLK"3.1 速度優(yōu)化圖2轉移組合 邏輯信號的延時(shí)對設計的影響，一是在電路中產(chǎn)生 .對于圖2.上半部分，兩個(gè)組合邏輯塊延時(shí)差別毛刺信號，使工作不可靠;二是信號延時(shí)太長(cháng)，只過(guò)大， 導致總體工作頻率取決于第二個(gè)較大的組合能在低頻下工作?？稍诰幹艸DL源代碼時(shí)，使用并邏輯延時(shí)，使整體性能受限。將較大組合邏輯的部行設計，但這樣會(huì )導致較大的面積，可用流水線(xiàn)設分邏輯轉移到較小的組合邏輯中，消除速度瓶頸。計或寄存器配平方法，或編寫(xiě)時(shí)間約束文件來(lái)進(jìn)行.(3)關(guān)鍵路徑速度優(yōu)化。中國煤化工經(jīng)過(guò)延時(shí)的最長(cháng)邏(1)流水線(xiàn)設計輯路行MHCNMHG分析工具找出關(guān)鍵路在設計中將延時(shí)較大的組合邏輯塊切割成兩徑后，①在時(shí)間約束工具中對關(guān)鍵(下轉第106頁(yè))收稿日期: 2005-04-04; 修回日期: 2005- 06-08作者簡(jiǎn)介:彭鄉琳(1978-)，女，四川人，2000 年畢業(yè)于重慶大學(xué)，從事FPGA/CPLD設計研究?！?02真工自動(dòng)化軟件技術(shù)O. I. Automation2005年第24卷第5期Software Technique2005, Vol. 24, No.5JMAIL不會(huì )拋出例外錯誤，返回FALSE或TRUE基于A(yíng)SP的企業(yè)電子郵件系統已經(jīng)在成都晉jmail.logging=true '啟用使用 日志林工業(yè)制造有限責任公司辦公自動(dòng)化系統中使用并jmail.Charset = "GB2312"、郵件文字代碼為 簡(jiǎn)體jmail.ContentType = "tex/htm!”'郵件 格式為HTML取得了良好的效果，界面如圖1.jmail.ServerAddress = mailaddress‘發(fā)送郵件的服務(wù)器jmail.AddRecipient Email '郵件的 收件人理jmail.SenderName = sender '郵件 發(fā)送者的姓名盟jmail.Sender= fromer '郵件 發(fā)送者的郵件地址jmail.Priority= 1‘郵件的緊急程序, 1-最快,5-最慢,3-默認值jmail.Subject = subject '郵件的 標題jmail.Body = content '郵件 的內容‘未用密抄或抄送，屏蔽掉兩句，若需要應恢復jmail.AddRecipientBCC Email '密 件收件人的地址'jmail.AddRecipientCC Email '郵件 抄送者的地址jmail.Execute() '執行郵件 發(fā)送jmail.Close '關(guān) 閉郵件對象End Sub‘調用此Sub的例子Dim strSubject,strEmail,strMailAdress,strSender,strContent,strFromerstrSubject=“這是一封用JMAIL發(fā)送的測試郵件"strContent = "JMail組件發(fā)送測試成功! "strEmail = "ru:bing @ 58suo.com"圖1電子郵件 系統界面strFromer = "runbing @ 58suo.com"strMailAddress = "mail.58suo.com"參考文獻:Call SendAction (strSubject,strMailaddress,strEmail,[1] Richard Anderson Chris Blexrud. Professional ActivestrSender,strContent,strFromer)Server Pages 3.0 [M].北京:機械工業(yè)出版社, 2001.[2]鐵成: Visual InterDev 開(kāi)發(fā)指南[M].北京:清華大學(xué)出3結束語(yǔ)版社, 1999.******************************************************************************************(上接第102頁(yè))路徑進(jìn)行約束， 減少關(guān)鍵路徑延位乘法器。時(shí);②可修改HDL文件，用流水線(xiàn)技術(shù)、配平寄3.3提高設計可靠性存器、減少邏輯等方法減少關(guān)鍵路徑延時(shí)。毛刺信號由信號延時(shí)產(chǎn)生。要使設計可靠，就3.2面積優(yōu)化要盡量消除毛刺對設計結果的影響。因此，要盡量Sel-減少組合電路，多使用同步電路。由于全局時(shí)鐘在A(yíng)0乘法器1B-整個(gè)芯片內傳輸幾乎沒(méi)有延時(shí)，因此建議主時(shí)鐘盡28. Result量使用全局時(shí)鐘來(lái)同步。另外，不在觸發(fā)器的時(shí)鐘乘法器2"數據選擇器端使用組合電路，避免時(shí)鐘漂移。盡量不在觸發(fā)器圖3雙乘法器.的復位端使用組合電路，避免異常復位，解決的辦.Se法是復位信號經(jīng)同步后再用作復位信號。A)數據選擇器乘法器4結束語(yǔ)-ResultBFPGA的設計能實(shí)現設計重用。為了使設計在圖4單乘法器重用、升級時(shí)不必因為介質(zhì)的改變產(chǎn)生毛刺而對設FPGA設計中，同一邏輯功能可用不同的HDL計進(jìn)行大的修改，在HDL設計時(shí)應考慮設計的優(yōu)語(yǔ)句描述，但占用資源卻可能差別很大。面積優(yōu)化化和可靠性，充分利用EDA工具。有多種方法，如資源共享、邏輯優(yōu)化、串行化等，參老立獻.其中資源共享使用較多。利用FPGA設計數字系統中國煤化工national Circuit [Z].時(shí)常遇到同一模塊需要反復被調用，使用資源共享技術(shù)能顯著(zhù)優(yōu)化資源。如圖3先用乘法器得到乘2]MHCNMHGPGA設計應用[EB/OL].3] Ken McElvain. 嵌入式綜合技術(shù)增強了高密度FPGA工積后，再用選擇器選擇輸出。而圖4先用選擇器選具性能[J].電子工程專(zhuān)輯, 2004, (5): 30.擇乘數，再用乘法器得到乘積輸出。節省了一個(gè)多[4] htp://www.FPGA.com.cn [EB/OL].●106.