FPGA在OSD中的應用

第6卷第14期2006年7月科學(xué)技術(shù)與工程Vol. 6 No. 14 JuL. 20061671-1815(2006)14-2065-04Science Technology and Engineering2006 Sci Tech EFPGA在OSD中的應用杜升平曹劍中田雁唐垚(中國科學(xué)院西安光學(xué)精密機械研究所,西安71008)摘要根據現有視頻疊加設備不能圖文并茂的現狀提出一種基于FPGA的數字疊加新方法,對該方法原理進(jìn)行分析,并給出仿真以后FPGA內部結構和實(shí)驗結果驗證了該方法的有效性和可靠性關(guān)鍵詞大規模集成電路(FPGA)視頻疊加(OSD)視頻信號中圖法分類(lèi)號TP3342+2;文獻標識碼AOsD(On- Screen Display),也就是視頻疊加,顧的EMF口CE空間進(jìn)人DM642做相應的預處理,處名思義,是視頻信號中混入字符或其它信號,從而理后數據通過(guò)DM642的視頻口輸出進(jìn)入OSD在屏幕的特定位置上與圖像信號同時(shí)顯示。在現代FPGA,經(jīng)過(guò)疊加后的視頻數據在視頻編碼器的視頻采集系統,如視頻監控系統、電視信號處理SA7105中編碼以后輸出到監視器顯示結果系統中,經(jīng)常需要疊加不同的字符。從視頻疊加的DM642可以通過(guò)對外部同步或者異步存儲器的訪(fǎng)工作方式及本身電路的構成來(lái)看,已經(jīng)歷從利用中問(wèn)實(shí)現對FGA內部寄存器讀寫(xiě)控制。FPGA的中斷小規模數字集成電路、專(zhuān)用集成電路和單片“屏幕通過(guò)DSP的外部中斷 EXINT6和 EXINT7向DSP發(fā)出顯示”器件來(lái)實(shí)現等三個(gè)不同的發(fā)展階段。用中小中斷請求。FPGA由專(zhuān)用的控制芯片來(lái)配置,調試通規模數字集成電路來(lái)實(shí)現,時(shí)序要求嚴格、開(kāi)發(fā)難過(guò)AG口調試度大、周期長(cháng)、可靠性差,已經(jīng)基本被淘汰;后兩種方式電路雖然相對簡(jiǎn)單,使用也較為方便,但是如2FPGA內部結構果要疊加比較復雜的字符和圖像,實(shí)現起來(lái)卻比較OSD內部結構如圖2所示。困難OSD FPGA和DM642的EMF口,視頻口,以及隨著(zhù)大規?？删幊踢壿嬈骷钠占?利用FGA視頻編碼器均有接口,不同的模塊有著(zhù)不同的功可以集成若干路獨立的顯示RAM計數掃描電路,實(shí)能?，F多路字符疊加。通過(guò)對FGA內部FIFO的讀寫(xiě)可21視頻接口( Video interface)以任意改變疊加內容。除了鍵控疊加(硬疊加)外0SD的視頻接口和DM642的視頻口2相連接,負還可以實(shí)現字幕的透明疊加(淡人淡出)功能;同時(shí)責寄存從視頻口所獲取的視頻信號和控制信號。視也支持更多的視頻編碼格式,簡(jiǎn)化了電路設計,增頻接口模塊給0SD混合模塊提供視頻數據信號,同強了可靠性,在許多實(shí)時(shí)圖像采集系統中已經(jīng)得到時(shí)也給視頻編碼器SAA7105提供控制信號。在FPGA廣泛的應用中視頻數據延遲了10個(gè)時(shí)鐘周期,為了和數據延遲1系統原理相匹配,控制信號也相應的做了10個(gè)時(shí)鐘周期的延遲圖1為OSD系統框圖, Camera Link相機獲取的2.2地址解碼數字視頻信號,DS90C28A將串行數字信號解成并中國煤化工F相連接,它負責行視頻信號以后,通過(guò)同步FHF緩存,經(jīng)過(guò)DM62寄有CNMHG號,同時(shí)將地址信號做第一級解碼, OSD FPGA異步寄存器地址分配2006年3月14日收到在CE地址空間,而CE3地址空間分為外部同步邏科學(xué)技術(shù)與工程6卷DMeOSDFFGAEMFzBaNDOL BUFFERN Dnc28AFRO E27:3DCEUPDIRRPS Ort圖10SD系統框圖2,4OSD數據FIFOOSD數據FIFO是一個(gè)256字深,32b寬的FIFO,它的內部存放著(zhù)待疊加字符數據。地址解碼模塊控制它的寫(xiě)使能,數據解包模塊控制讀使能,同時(shí)數據解包模塊把數據從FIFO中讀出。25DMA事件發(fā)生器DMA事件發(fā)生器監控OSD數據FIFO的使用和每一場(chǎng)中DMA事件發(fā)生的次數,當FFo內部空間足夠存下一次DMA事件所需的存儲空間,同時(shí)當前場(chǎng)所發(fā)生的DMA次數沒(méi)有超過(guò)在寄存器中所規定DMA次數時(shí),DMA事件就發(fā)生一次。2.6控制邏輯邏輯控制模塊控制OSD拆包模塊、DMA事件發(fā)圖2OSD內部結構輯空間,FPGA內部FFO空間和FPGA內同步寄存器生器和OSD混和器之間的狀態(tài)。它通過(guò)監控視頻控制信號ⅤSYG和AⅤID來(lái)控制不同的模塊。如果空間OSD FIFO非空,同時(shí)掃描也進(jìn)入了指定窗口,控制23寄存器邏輯模塊使能對FIFO的讀取,拆包0SD數據,和OSD內部寄存器模塊分為同步寄存器和異步寄存數據和視頻數據的混合器。同步寄存器包括OSD開(kāi)始X坐標寄存器OSD開(kāi)邏輯控制模塊提供0sD混合信號,拆包信號始Y坐標寄存器,OSD結束X坐標寄存器,OSD結束YDMA事件發(fā)生器的控制信號。圖3為OSD狀態(tài)坐標寄存器,疊加字符顏色寄存器,每一場(chǎng)包含的機DMA事件數目寄存器等等。通過(guò)對OsD開(kāi)始X坐標27oSD拆包模塊0SD開(kāi)始Y坐標,OSD結束X坐標,OSD結束Y坐標這OSD模塊負責將數據從 OSD FIFO中讀出,然后些寄存器的寫(xiě)入確定視頻疊加的范圍,對疊加字符將勦坦業(yè)迦蝠熬據是8bit時(shí),拆包模顏色寄存器的寫(xiě)入來(lái)確定疊加圖像的顏色。異步奇塊每中國煤化工bit,如果視頻數據存器主要包括中斷控制寄存器,異步寄存器均為為寬度CNMH鐘周期將數據拆成8 bit杜升平,等:FPGA在OSD中的應用2067210DDR模塊當DDR模塊所接收到的是8bt視頻數據,DDR模塊在時(shí)鐘的上升沿和下降沿都輸出相同的數據,如圖4所示。OSD EN=0OSD ENvac八八八八八八八八八/italieOSD EN:DvP2D92DOOCEDCEXODXOSEDCODCEDG-DXCMIDD1DENCDATATD OCODCOC-CDOOCDDOIDXwDOSD EN=l圖48bit數據,單邊沿輸出當DDR模塊所接收到的是16bt視頻數據DDR圖30SD狀態(tài)機模塊在時(shí)鐘的下降沿輸出高有效位,低有效位在時(shí)2.8OSD顏色表鐘的上升沿都輸出,如圖5所示。0SD顏色表是深度為一個(gè)128字,寬度為24bit的RAM。地址解碼器控制顏色表寫(xiě)使能和寫(xiě)人OSD顏色表的數據,當OSD控制寄存器的 CLEAR CLUTXCAInVP2D19 12被置高時(shí),OSD顏色表中的寫(xiě)指針復位到0位置,每ENCDAA(D) OCOXOCXr完成一次寫(xiě)操作,寫(xiě)指針自動(dòng)增加,指向下一個(gè)存儲空間。圖516bit數據,雙邊沿輸出24bit的OSD顏色表中包含了Y,Cb和Cr信號來(lái)表達28種不同的顏色,其中07位是Y數據,8-15位3顯示事件和處理過(guò)程是Cb數據,16-23位是Cr數據。顯示器的掃描從屏幕左上角開(kāi)始,按照從左到oSD顏色表的工作比較像FIFO,數據拆包模塊右、自上而下的順序進(jìn)行所以定義屏幕的左上角為輸出OSD顏色的讀地址,相應地址SD顏色數據卻坐標原點(diǎn),向右是橫坐標正方向,向下是縱坐標正方由數據混合模塊讀取。OSD顏色表根據數據拆包模向。橫坐標以等效的點(diǎn)為單位,縱坐標以行為單位。塊輸入的地址查找相應的Y,Cb和Cr信號,然后轉換根據FPGA寄存器中OSD開(kāi)始坐標(X,Y),結束坐標為拆包后的像素數據。所有0SD顏色表的輸出有嚴(X,Y),確定了OSD區域。當顯示器掃描到第Y行時(shí),格的次序,在顏色表模塊中輸出次序的控制也是由從第κ個(gè)點(diǎn)開(kāi)始時(shí),開(kāi)始從OSD數據FIFO中讀取待疊拆包模塊來(lái)完成。顏色數據是24bi,最后輸出給加字符數據,同時(shí)查取OSD顏色表,根據字符數據和0SD混合模塊的數據是8b或者16bit寬,8bit數據顏色表中的值,然后在OSD數據混合器中將原視頻格式的輸出次序是Cb0,Y0,C0,Y1,Cb2,Y2,信號中加人字符數據和顏色數據,直至結束坐標(X,C2,Y3…16b數據亮度信號在低8位,色度信號Y)點(diǎn)結束,混合視頻數據產(chǎn)生最后的輸出數據流場(chǎng)在高8位,亮度信號的次序是Y0,Y1,Y2…,色度信事件寄存器中指定每一場(chǎng)中DMA次數,DMA極限寄號的次序是Cb0,Cf0,Cb2.Cr2,Cb4,C4存器中指定了每次數據搬移的大小,當FIFO內部空29OSD數據混合器間足夠存下一次DMA事件所需的存儲空間,同時(shí)當當視頻數據未進(jìn)入指定OSD區域,OSD數據混前場(chǎng)所發(fā)生的DMA次數沒(méi)有超過(guò)在寄存器中所規定合器直接輸出原始視頻數據。屏幕上顯示出未疊加的DMA次數時(shí),DMA事件就發(fā)生一次,將需要疊加的圖像。當視頻數據進(jìn)入指定OSD區域,OSD的第一的字符存儲在FIFO中,在每一次DMA事件發(fā)生過(guò)程個(gè)字符信號到來(lái),同時(shí)OSD拆包模塊激活,OSD控制中中國煤化工目進(jìn)行跟蹤。當寫(xiě)器使能OSD數據混合器,完成將視頻數據和OSD數大小相等時(shí),說(shuō)明這據混合到一起,屏幕上顯示出經(jīng)過(guò)疊加以后的圖CNMH爭旯戚,則丌貼一次DMA事件。輸出像(下轉第2087頁(yè))14期劉目前,等:區域可持續發(fā)展質(zhì)量預測建模2087Modeling of Region Sustainable Development Quality Monitoring and Early-warningLiu Muqian "2, ZENG Qingru, YU fei2-College of Resource and Environmental Science School of Computer& Information Engineering2Hunan Agricultutal University, Changsha 410128)Abstract] Based on a detailed study of background, theory and methodology of early -warming, theintroduction of research history, current situation and method is set out. This essay makes an illustration in thefull range of the importance and process of regional development quality monitoring and early-warning, designsevaluating indexes. It aims at setting a frame of Monitoring and Early-warning system of sustainable developmentquality and provides a new study thinking[ Key words] region development quality monitoring and early-warning上接第2067頁(yè))數據流通過(guò)DMA模塊搬移至數據輸出口,最后再到的應用開(kāi)辟了更為廣闊的領(lǐng)域。視頻編碼器中經(jīng)過(guò)編碼。至此,需要疊加的字符就可考文讞以根據自己的設置在屏幕上顯示出來(lái)了。1孫泓波顧紅,蘇為民視頻字符疊加技術(shù)的發(fā)展及四種實(shí)現方4實(shí)驗結果案電子技術(shù)應用,2000,26(11):44-4采用文中所述設計方案,字符疊加信號均可正2田雁,曹劍中,劉波張敏視頻監控系統中雙路視頻字符疊加器設計與實(shí)現.光子學(xué)報,2004;33(50):634637常、可靠地工作。視頻疊加電路不但能實(shí)時(shí)地接收3mMs2oDM642 EVM OSD FPGA User's Guide SPrU95. Texa視頻口數據并及時(shí)顯示任意的字符,為視頻疊加器Instruments Incorporated, June 2003Application of FPGA in OSD SystemDU Shengping, CAO Jianzhong, TIAN Yan, TAN Yao(Xi' an Institute of Optical and Precision Mechanics of CAS, Xi'an 710068)[Abstract] Aim at the insufficiency of text and graphics cant display on the same screen, a new digitaltechnique was given based on FPGA. The theory of the systerecture simulated andresult experimented were given. All of this verify the technique中國煤化工[Key words] FPGA USD screen display signalCNMHG